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Chip experimental del MIT con 36 núcleos en experimentos de velocidad

[24/06/2014] Los investigadores del Massachusetts Institute of Technology (MIT) han desarrollado un procesador de 36 núcleos en un esfuerzo por encontrar nuevas formas de lograr más desempeño en los chips.

El chip se encuentra diseñado para reducir el número de ciclos que se requieren para ejecutar las tareas habilitando transferencias de datos entre los núcleos y la cache de una forma más coherente, sostuvo Bhavya Daya, candidato a Ph.D. en el Departamento de Ingeniería Eléctrica y Ciencias de la Computación del MIT. Con la ayuda de minirouters, los investigadores del MIT han ideado una nueva forma de rerutear los paquetes de datos para liberar ancho de banda dentro de los chips multinúcleo, sostuvo Daya. La investigación podría beneficiar a las aplicaciones altamente paralelas como la analítica financiera y los estudios de simulación de partículas.

La investigación gira en torno a implementar una red sombra (shadow network) para que la caché de núcleos específicos pueda anticipar los paquetes de datos. Los grandes conjuntos de datos recibidos por los chips generalmente son desagregados y migrados por varios núcleos, que tienen su propia caché para almacenar temporalmente los datos. Si un núcleo necesita datos específicos, entonces las solicitudes se envían a los núcleos de un chip.

Pero estas emisiones requieren de un innecesario ancho de banda, y a través de la investigación los investigadores del MIT están permitiendo una comunicación más directa entre los núcleos y la caché. La meta es forzar estas órdenes al interior un chip multinúcleo de tal forma que la caché pueda anticipar y priorizar los paquetes de datos, sostuvo Daya.

La red sombra alinea las transferencias de datos de una manera más ordenada, lo cual asegura una mejor coherencia de la caché. Los mensajes y los pedidos de paquetes de datos enviados entre núcleos son más puntuales y específicos, lo cual también libera ancho de banda y reduce lo necesario para ejecutar las tareas.

Con la red sombra, el MIT midió mejoras en el desempeño de 24,1% y 12,9% en simulaciones de 36 y 64 núcleos, respectivamente, en comparación a chips similares sin la implementación de red sombra, sostuvo Daya.

El chip de 36 núcleos tenía un diseño de malla con núcleos de arquitectura Power interconectados en un diseño cuadrado. El chip fue fabricado usando el proceso de 45 nanómetros, y los núcleos fueron proporcionados por Freescale Semiconductor.

El chip tiene propósitos de investigación y probablemente no esté a disposición del público. El siguiente paso de los investigadores es buscar diferentes arquitecturas de chip y ver si la implementación de una red de sombra puede ampliarse a cientos y miles de núcleos, indicó Daya.

Los detalles sobre el chip fueron compartidos durante una presentación en el Simposio Internacional sobre Arquitectura de Computadoras en Minneapolis esta semana.

El MIT está buscando varias formas de reestructurar la memoria y el tráfico para mejorar el rendimiento. El año pasado la institución desarrolló un procesador de 110 núcleos que usaba memoria compartida en los núcleos sin cache.
Agam Shah, IDG News Service